[數(shù)字設計]抓外部信號的沿

cjaizss

以下用verilog描述，且只考慮信號上升沿，而下沿同理。
假設外部信號為sig,我們首先想到的會是
always@(posedge sig)
   ...
似乎沒什么錯，但這有很多的問題：
第一點，外部信號可能會有很多的毛刺，并非真正的上沿；
第二點，如此設計導致觸發(fā)器所用時鐘彼此不一致，特別對于像fpga之類的東西，綜合雖然可以，但并不好。
其中，第一點是致命的。

cjaizss

于是怎么辦呢？我們還是要用到系統(tǒng)時鐘，緩存一道試下,在上沿處生成單脈寬的一個信號。
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg sig_reg;
always@(posedge rst or posedge clk)
if(rst)
       sig_reg<=1'b1;
else
       sig_reg<=sig;
assign sig_posedge = !sig_reg & sig;
endmodule

似乎看起來很好了，但其實也只是五十笑百，利用一個外部可能有毛刺的信號來作為組合輸出，很危險，出現(xiàn)真正意思上的上沿（并非毛刺）的時候，其附近如果有毛刺，那么就有抓不到的危險。

cjaizss

全部用內(nèi)部寄存器來組合輸出應該是比較好的選擇。
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg sig_reg，sig_reg2;
always@(posedge rst or posedge clk)
if(rst)
       {sig_reg,sig_reg2}<=2'b11;
else
       {sig_reg,sig_reg2}<={sig,sig_reg};
/*以上寫法我多少有點偷工減料，不推薦這么寫，還是分開寫比較好，好的代碼習慣是需要的*/
assign sig_posedge = !sig_reg2 & sig_reg;
endmodule

cjaizss

然后，再濾去一次低電平下的毛刺：
module catch_posedge(rst,clk,sig_posedge,sig);
input rst,clk,sig;
output  sig_posedge;
reg [2:0]sig_reg;
always@(posedge rst or posedge clk)
if(rst)
       sig_reg[2:0]<=3'b111;
else
       sig_reg[2:0]<={sig_reg[1:0],sig};
assign sig_posedge = sig_reg==3'b011;
endmodule
基本成了

cjaizss

至于“用一個外部可能有毛刺的信號來作為組合輸出，很危險”這一點，請相信我，我有過慘痛的教訓。

system888net

lz 牛,這樣在實際工作中的體會很有實際意義,遠比一些紙上談兵有實際意義.

cjaizss

對于其原因,我的電腦截圖不知為什么出了問題,所以無法截圖了.有興趣的用modelsim仿真一下以下的電路,仔細對照一下波形圖,再想想或許就明白了.

1. 
   
2. `timescale 1ns/1ps
   
3. module reset_module_test(
   
4.                                 gpio,
   
5.                                 clk,
   
6.                                 rst,
   
7.                                 io_out
   
8.     );
   
9. input gpio,clk,rst;
   
10. output io_out;
    
11. 
    
12. parameter REG_WILDTH=6;
    
13. 
    
14. 
    
15. reg io_out;
    
16. reg [REG_WILDTH-1:0]gpio_reg;
    
17. wire negedge_gpio, posedge_gpio;
    
18. 
    
19. 
    
20. assign negedge_gpio = (&(gpio_reg[REG_WILDTH-1:REG_WILDTH/2])) & (!(|(gpio_reg[REG_WILDTH/2-1:0])));
    
21. assign posedge_gpio = (!(|(gpio_reg[REG_WILDTH-1:REG_WILDTH/2]))) &  (&(gpio_reg[REG_WILDTH/2-1:0]));
    
22. 
    
23. 
    
24. always@(posedge rst or posedge clk)
    
25. if(rst)
    
26.   gpio_reg <= 0;
    
27. else
    
28.         gpio_reg <= {gpio_reg[REG_WILDTH-2:0], gpio};
    
29.        
    
30. always@(posedge rst or posedge clk)
    
31. if(rst)
    
32.   io_out <= 1'b0;
    
33. else
    
34.   begin
    
35.         if(negedge_gpio)
    
36.                 io_out <= 1'b0;
    
37.         else if(posedge_gpio)
    
38.                 io_out <= 1'b1;
    
39.   end
    
40. 
    
41. endmodule
    
42. 
    
43. 
    
44. module testbench
    
45.   ();
    
46.   reg clk,gpio,rst;
    
47.   wire io_out;
    
48.   reset_module_test reset_module_inst(
    
49.                                 gpio,
    
50.                                 clk,
    
51.                                 rst,
    
52.                                 io_out
    
53.     );
    
54.     initial
    
55.     forever
    
56.     begin
    
57.     clk=0;
    
58.     #2.5;
    
59.     clk=1;
    
60.     #2.5;
    
61.     end
    
62.    
    
63.     initial
    
64.       begin
    
65.         rst=0;
    
66.         #7;
    
67.         rst=1;
    
68.         #20;
    
69.         rst=0;
    
70.       end
    
71.       
    
72.     initial
    
73.       begin
    
74.         gpio = 1;
    
75.         #1000;
    
76.         gpio=0;
    
77.         #100;
    
78.         gpio=1;
    
79.         #2000;
    
80.         gpio=0;
    
81.         #99;
    
82.         gpio=1;
    
83.         #4000;
    
84.         gpio=0;
    
85.         #12;
    
86.         gpio=1;
    
87.         #4000;
    
88.         gpio=0;
    
89.         #5;
    
90.         gpio=1;
    
91.         #2;
    
92.         gpio=0;
    
93.         #7;
    
94.         gpio=1;
    
95.         #6;
    
96.         gpio=0;
    
97.         #197;
    
98.         gpio=1;
    
99.         #5000;
    
100.         $display("OK!");
     
101.         $stop();
     
102.         end
     
103. endmodule
     
104. 
     

復制代碼

cjaizss

lz 牛,這樣在實際工作中的體會很有實際意義,遠比一些紙上談兵有實際意義.
system888net 發(fā)表于 2010-10-20 09:01

    這不是牛不牛的問題,這是常識,可是初學者卻不一定有這樣的常識.

system888net

這不是牛不牛的問題,這是常識,可是初學者卻不一定有這樣的常識.
cjaizss 發(fā)表于 2010-10-20 09:19

    問題解決的方法沒有掌握之前就是實際問題,掌握之后就是常識了,在解決問題的過程所花的代價(時間,金錢)等就構成了解決問題的成本,能有效地解決問題的方法就是好方法,至于這個方法是高深的還是屬于常識的,這屬于各個人的主觀評價了,但不論大家如何評價,不能否認的是解決了實際問題的這個客觀結(jié)果.
   
   因此善于解決問題的人和能有效解決問題的方法就是牛!

cjaizss

對于其原因,我的電腦截圖不知為什么出了問題,所以無法截圖了.有興趣的用modelsim仿真一下以下的電路,仔細對 ...
cjaizss 發(fā)表于 2010-10-20 09:18

    解決這個問題似乎就有點麻煩了，這是信號干擾很大的情況了。
  但方法還是一樣存在：我們只辨別緩存為全1的時候認定為高電平，全0認定低電平。

1. 
   
2.   `timescale 1ns/1ps
   
3. 
   
4. module reset_module_test(
   
5. 
   
6.                                 gpio,
   
7. 
   
8.                                 clk,
   
9. 
   
10.                                 rst,
    
11. 
    
12.                                 io_out
    
13. 
    
14.     );
    
15. 
    
16. input gpio,clk,rst;
    
17. 
    
18. output io_out;
    
19. 
    
20. 
    
21. 
    
22. parameter REG_WILDTH=6;
    
23. 
    
24. reg io_out;
    
25. 
    
26. reg [REG_WILDTH-1:0]gpio_reg;
    
27. 
    
28. wire negedge_gpio, posedge_gpio;
    
29. always@(posedge rst or posedge clk)
    
30.      if(rst)
    
31.              io_out <= 1'b0;
    
32.      else if(&gpio_reg)
    
33.              io_out <= 1'b1;
    
34.      else if(!(|gpio_reg))
    
35.              io_out <= 1'b0;
    
36. endmodule
    
37.    

復制代碼